เครื่องมือสำหรับการพัฒนาไทม์เพรททิเน็ต

ชื่อผู้จัดทำโครงงานวิทยาศาสตร์
  • ปาณิสา หลิ่มโตประเสริฐ

  • พรรษธร ลิมาภรณ์วณิชย์

อาจารย์ที่ปรึกษาโครงงานวิทยาศาสตร์
  • เด่นดวง ประดับสุวรรณ

สถาบันการศึกษาที่กำกับดูแลโครงงานวิทยาศาสตร์

มหาวิทยาลัยธรรมศาสตร์

ระดับการศึกษา

โครงงานในระดับการศึกษาปริญญาโทขึ้นไป

หมวดวิชา

โครงงานในสาขาวิชาคอมพิวเตอร์

วันที่จัดทำโครงงานวิทยาศาสตร์

01 มกราคม 2541

บทคัดย่อโครงงานวิทยาศาสตร์

การทวนสอบ (Verification) นับเป็นกระบวนการสำคัญ ที่ใช้เพื่อตรวจสอบความถูกต้องของวงจรไทม์อะซิงโครนัส (timed asynchronous circuits) โดย timed trace theory เป็นวิธีสำหรับทำการทวนสอบวงจรไทม์อะซิงโครนัสโดยเฉพาะ ซึ่งในการทวนสอบนั้น จำเป็นจะต้องมีการสร้างอินพุตไฟล์ด้วย HDL (Hardware Description Language) ขึ้น เพื่อแสดงคุณลักษณะของวงจรและวงจร ทั้งนี้ โครงงานนี้ได้เคยมีผู้ทำการพัฒนามาแล้ว แต่ยังคงมีปัญหาเรื่องการสร้างอินพุตไฟล์ด้วย HDL อยู่ เนื่องจากการสร้างอินพุตไฟล์ด้วย HDL นั้น สามารถทำได้ยาก และต้องมีความรู้ความเข้าใจในเรื่อง Time Petri net อย่างมาก ด้วยเหตุนี้ เครื่องมือสำหรับการพัฒนาไทม์เพรททิเน็ต (Time Petri net Development Tool) จึงได้ถูกพัฒนาขึ้น เพื่อช่วยในการทวนสอบวงจรไทม์อะซิงโครนัส (timed asynchronous circuits) ให้ได้อย่างถูกต้อง แม่นยำ โดยเครื่องมือนี้สามารถวาดไทม์เพรททิเน็ต ซึ่งเป็นตัวแบบที่ใช้แทนคุณลักษณะของวงจรและวงจรได้ อีกทั้งยังสามารถสร้างอินพุตไฟล์ด้วย HDL จาก Time Petri net ได้อีกด้วย โดย HDL ที่ได้จาก Time Petri net นี้ จะสามารถถูกนำไปใช้ในการทวนสอบได้อย่างอัตโนมัติต่อไป